order_bg

produk

Baharu Asli XC18V04VQG44C Spot Stok FPGA Medan Boleh Aturcara Gerbang Tatasusunan Cip IC Logik Litar Bersepadu

Penerangan Ringkas:


Butiran Produk

Tag Produk

Atribut Produk

JENIS PENERANGAN
kategori Litar Bersepadu (IC)

Ingatan

Prom Konfigurasi untuk FPGA

Mfr AMD Xilinx
Siri -
Pakej Dulang
Status Produk usang
Jenis Boleh Diprogram Dalam Sistem Boleh Diprogram
Saiz Memori 4Mb
Voltan – Bekalan 3V ~ 3.6V
Suhu Operasi 0°C ~ 70°C
Jenis Pemasangan Lekapan Permukaan
Pakej / Kes 44-TQFP
Pakej Peranti Pembekal 44-VQFP (10×10)
Nombor Produk Asas XC18V04

Dokumen & Media

JENIS SUMBER PAUTAN
Helaian data Siri XC18V00
Maklumat Alam Sekitar Sijil RoHS Xiliinx

Sijil Xilinx REACH211

PCN Keusangan/ EOL Berbilang Peranti 01/Jun/2015

Peranti Berbilang EOL Rev3 9/Mei/2016

Akhir Hayat 10/JAN/2022

Perubahan Status Bahagian PCN Bahagian Diaktifkan Semula 25/Apr/2016
Lembaran Data HTML Siri XC18V00

Klasifikasi Alam Sekitar & Eksport

Atribut PENERANGAN
Status RoHS Mematuhi ROHS3
Tahap Kepekaan Kelembapan (MSL) 3 (168 Jam)
Status REACH REACH Tidak terjejas
ECCN 3A991B1B1
HTSUS 8542.32.0071

Sumber tambahan

Atribut PENERANGAN
Pakej Standard 160

Memori Xilinx – Prom Konfigurasi untuk FPGA

Xilinx memperkenalkan siri XC18V00 bagi PROM konfigurasi boleh atur cara dalam sistem (Rajah 1).Peranti dalam keluarga 3.3V ini termasuk 4 megabit, 2 megabit, 1 megabit dan PROM 512 kilobit yang menyediakan kaedah yang mudah digunakan, kos efektif untuk memprogram semula dan menyimpan aliran bit konfigurasi FPGA Xilinx.

Apabila FPGA berada dalam mod Siri Induk, ia menghasilkan jam konfigurasi yang memacu PROM.Masa akses yang singkat selepas CE dan OE didayakan, data tersedia pada pin PROM DATA (D0) yang disambungkan ke pin FPGA DIN.Data baharu tersedia dalam masa akses yang singkat selepas setiap kelebihan jam yang semakin meningkat.FPGA menjana bilangan denyutan jam yang sesuai untuk melengkapkan konfigurasi.Apabila FPGA berada dalam mod Bersiri Hamba, PROM dan FPGA ditandakan oleh jam luaran.

Apabila FPGA berada dalam mod Master Select MAP, FPGA menghasilkan jam konfigurasi yang memacu PROM.Apabila FPGA berada dalam mod Slave Parallel atau Slave Select MAP, pengayun luaran menjana jam konfigurasi yang memacu PROM dan FPGA.Selepas CE dan OE didayakan, data tersedia pada pin DATA (D0-D7) PROM.Data baharu tersedia dalam masa akses yang singkat selepas setiap kelebihan jam yang semakin meningkat.Data dicatatkan ke dalam FPGA pada tepi meningkat berikut CCLK.Pengayun bebas berjalan boleh digunakan dalam mod Slave Parallel atau Slave Select MAP.

Berbilang peranti boleh dilantunkan dengan menggunakan output CEO untuk memacu input CE peranti berikut.Input jam dan output DATA semua PROM dalam rantaian ini saling bersambung.Semua peranti adalah serasi dan boleh dilantunkan dengan ahli keluarga yang lain atau dengan keluarga PROM bersiri boleh atur cara sekali XC17V00.


  • Sebelumnya:
  • Seterusnya:

  • Tulis mesej anda di sini dan hantarkan kepada kami